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STAGE Développement d9un environnement de vérification UVM pour ASIC Sophia (H/F) in Nice at Atos

Date Posted: 11/29/2018

Job Snapshot

  • Employee Type:
    Full-Time
  • Location:
    Nice
  • Job Type:
  • Experience:
    Not Specified
  • Date Posted:
    11/29/2018

Job Description

Atos SE (Societas Europaea) is a leader in digital services with pro forma annual revenue of circa € 12 billion and circa 100,000 employees in 72 countries. Serving a global client base, the Group provides Consulting & Systems Integration services, Managed Services & BPO, Cloud operations, Big Data & Cyber-security solutions, as well as transactional services through Worldline, the European leader in the payments and transactional services industry. With its deep technology expertise and industry knowledge, the Group works with clients across different business sectors: Defense, Financial Services, Health, Manufacturing, Media, Utilities, Public sector, Retail, Telecommunications, and Transportation.

Atos is focused on business technology that powers progress and helps organizations to create their firm of the future. The Group is the Worldwide Information Technology Partner for the Olympic & Paralympic Games and is listed on the Euronext Paris market. Atos operates under the brands Atos, Atos Consulting, Atos Worldgrid, Bull, Canopy, Unify and Worldline.

Caractéristiques du poste

Pour faire face au défi que constitue la vérification d’ASIC/SoC toujours plus complexes, l’industrie du semi-conducteur converge vers l’adoption universelle d’une méthodologie de vérification baptisée UVM. Cette méthodologie favorise la modularité, la réutilisabilité et l’extensibilité. Elle se base sur des techniques résumées sous les termes de « programmation orientée objet », « Self-Checking Verification Environment », « Constraint Random Tests» et « Coverage/Metric Driven Verification ».

Au sein du département qui développe les ASIC de serveurs et supercalculateurs conçus par ATOS, l’objectif du stage sera de participer au portage d’environnements de vérification existants basés sur une méthodologie propriétaire SystemC vers la méthodologie UVM.

Lors de votre stage, vos principales missions seront donc les suivantes :

-          Mise en place de l'environnement de simulation UVM permettant de se connecter au DUT

-          Mise en place du modèle de vérification du DUT

-          Mise en place de tests aléatoires contraints et du modèle de couvertures du DUT

La vérification a l'avantage d'associer les domaines du développement software et hardware. En plus d'acquérir une bonne maîtrise de la programmation objet basée sur la bibliothèque UVM, ce stage vous permettra de développer une vision globale de la réalisation d'un système hardware et en particulier une bonne connaissance des erreurs classiques en design logique.



Profil

Bac + 5, Diplôme d'ingénieur ou cycle universitaire équivalent, avec une spécialisation en micro-électronique/conception de circuits intégrés/logiciel embarqué

Bon niveau d’anglais requis


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